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印制板布局区域解析

  当高速、中速和低速数字电路混用时,在印制板上要给它们分配不同的布局区域。对低电平模拟电路和数字逻辑电路要尽可能地分离。因为这种布局可以使高频电流在印制板上的走线路径变短,有助于降低线路板内部的串扰、公共阻抗耦合和辐射发射。
  元器件的布局首先要考虑的一个因素就是电性能,把连线关系密切的元器件尽量放在一起,高速线走线尽可能短。功率信号和小信号器件要分开,这样可减少组件之间的电磁干扰。
  信号线上的传输时间对总的系统速度影响很大,特别是对高速的发射极耦合逻辑(Emitter-Cou-pledLogic,ECL)电路,虽然集成电路块本身速度很高,但由于在底板上用普通的互连线(每30cm线长约有2ns的延迟量)带来延迟时间的增加,可使系统速度大为降低,并可能导致同步时序错误。
  所以在系统布局时最好将同步工作部件放在同一块插件板上,因为到不同插件板上的时钟信号的传输延迟时间不相等,可能使移位寄存器产生错误逻辑;若不能放在一块板上,也要尽可能保证公共时钟源连到各插件板的时钟线的长度相等。
  较好的印制电路板布线方案是让模拟和数字电路分别拥有自己的电源和地线通路,这样干扰电压就不会出现在电路的输入端上。在可能的情况下加宽电路的电源与地线,以减小电源与地线回路的阻抗,减小任何可能在电源与地线回路中的干扰电压。
  字电路和模拟电路安排在不同层内。如果一定要安排在同一层,可采用开沟、加接地线条、分隔等方法补救,保证模拟和数字电路的相对独立性。低速、中速、高速逻辑电路应分区布设。
  要特别注意电流流过电路中的导线环路尺寸,因为这些回路就相当于正在工作中的小天线,随时随地向空间进行辐射。特别是要注意时钟部分的走线,因为这部分是整个电路中工作频率最高的,晶振要尽量靠近集成电路(IC),且布线要较粗,晶振外壳要接地。

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